Создан метод на основе анализа общих положений по распараллеливанию приложения применительно к PIM-системам с использованием ПЛИС, в рамках которого разработаны формулы для оценки их эффективности, и подтверждены выводы и рекомендации численными значениями и графиками зависимости различных параметров PIM-системы и ПЛИС, полученных по этим формулам.
Створено метод на основі аналізу загальних положень з розпаралелювання застосування стосовно PIM-систем з використанням ПЛІС, в рамках якого розроблено формули для оцінки ефективності застосування ПЛІС у складі PIM-системи та підтверджено висновки і рекомендації чисельними значеннями та графіками залежності різних параметрів PIM-системи і ПЛІС, отриманих за цими формулами.
General provisions of multi sequencing of the application with reference to PIM-system with application the PLIS in correspondence with the formulated rules are observed. Three alternatives of block diagrammes of the PIM-systems using the PLIS are offered: a) processor units supplement the PLIS for PYa; b) processor units the PLIS are used instead of VP and supplement PYa; c) the PIM-system is completely realised on the PLIS. For alternative b expressions are gained and numerical estimations of efficiency of application the PLIS are fulfilled. On these expressions schedules of dependences of a time of implementation of qth block of the program Θq and all program Θпр from execution time of ts sth operation (COPs) qth block of the program by means of the processor of type VP, total of blocks of the program m and parametre δ – total of VP commands which codes of commands coincide with codes of operations qth the program block are builted. It is shown, that efficiency of application the PLIS (instead of VP) essentially increases at parametre increase m, and also at parametre increase δ. It leads to expediency of mutual optimisation of these parametres, taking into consideration parallelism of data. Output is drawn on expediency of performance of all PIMsystem on the PLIS, that in addition allows to reduce a time of implementation of parallel algorithm at the expense of delay exclusion at an information transfer through the interface of link the PLIS with PIM-system which are fulfilled on separate chips, and also to reduce signal passage hold time through the diagramme of connections which connects all PYa and appropriate processor units the PLIS.
