Предложена технология тестирования и верификации цифровых систем для диагностирования и исправления ошибок HDL-моделей, основанная на совместном использовании механизма (системы) ассерций и тестопригодного проектирования. Представлена универсальная модель программного компонента в виде транзакционного графа. Показаны логические функции тестопригодности HDL-моделей, полученные на основе его использования. Приведены примеры анализа тестопригодности методом подсчета управляемости и наблюдаемости транзакционного и управляющего графов.
Запропоновано технологію тестування і верифікації цифрових систем для діагностування та виправлення помилок HDL-моделей, яка базується на спільному використанні механізму (системи) асерцій і тестопридатного проектування. Наведено універсальну модель програмного компоненту у вигляді транзакційного графа. Показано логічні функції тесто-придатності HDL-моделей, базовані на основі його використанні. Наведено приклади аналізу тестопридатності методом підрахунку керованості та спостережності транзакційного і керуючого графів.
The procedure of testing and verification of digital systems for diagnosis and correction of errors of HDL-models is offered. The procedure is based on joint use of the mechanism (system) of assertion engine and testable design. A universalmodel of the software component is presented in a form of the transaction graph. Logical functions of testability of HDL-models were shown which are obtained on the basis of its use. Examples are presented for analysis of testability by the method of calculation of controllability and observability of transaction and control graphs.
